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本文提出VerilogCoder，一种基于多智能体协同的Verilog代码生成与调试框架，旨在解决现有LLM在硬件描述语言生成中的两大短板：规划粒度不足导致关键信号遗漏，以及缺乏有效的功能调试能力。核心创新包括：(1) TCRG任务规划器，将高层任务与底层电路语义（信号定义、状态转移等）通过图结构关联，实现细粒度任务分解；(2) AST波形追踪工具，通过抽象语法树逆向追踪错误信号依赖关系，模拟工程
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由于 FPGA 所实现功能的复杂性，若在项目实施过程中独立开发所有的功能模块，开发任务繁重、工作量大，而且自我开发的功能模块的正确性得不到保证，需经过长时间测试，影响产品的上市时间。在产品设计和开发过程中，采用成熟且已验证正确的 FPGA 设计成果，将别人成熟的设计集成到自己的 FPGA 设计中，可大大加快开发过程。由于采用的 FPGA 功能设计已经过验证，所以可以减少开发过程中的调试时间。IP（
